Son Yazılar

Home / elektrik elektronik / FPGA / Verilog / VHDL/Verilog / Vivado / Kapı Düzeyinde Verilog Uygulaması

Kapı Düzeyinde Verilog Uygulaması

Ekim 04, 2022 , , , ,





Bu projede, logic kapılar üzerinden Verilog uygulaması gerçekleştirilmiştir. Devrede birer adet not, and, xor, xnor kapıları kullanılmış; üç giriş ve çıkış ile proje oluşturulmuştur.

Kodları yazmak için Vivado uygulaması kullanılırken, devre tasarımı için -aşağıdaki devre görselinin oluşturulduğu program- online bir platform olan CircuitVerse'den yararlanılmıştır. 

Projede faydalınan kodlar, yine yazı içinde paylaşılmıştır. Proje dosyaları ise kısa zaman içerisinde GitHub profilimde paylaşılacaktır. 

Logic Devre:


Verilog kodları:
-Design Source 

 1
 2
 3
 4
 5
 6
 7
 8
 9
10
11
12
13
14
15
16
`timescale 1ns / 1ps

module ornek(
    input A,B,C,
    output D,E
    );
    wire nA;
    not k(nA,A);
    
    wire nAandB;
    and X(nAandB,nA,B);
    
    xor(D,nAandB,C);
    xnor(E,C,B);
    
endmodule

-Simulation Source

 1
 2
 3
 4
 5
 6
 7
 8
 9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
`timescale 1ns / 1ps

module ornek_a(
    
    );
    
    reg Atb,Btb,Ctb;
    wire Dtb, Etb;
    
    ornek uut(
    .A(Atb),
    .B(Btb),
    .C(Ctb),
    .D(Dtb),
    .E(Etb)
    );
    
    initial begin
    Atb=0;
    Btb=0;
    Ctb=0;
    #10
    Atb=0;
    Btb=0;
    Ctb=0;
    #10
    Atb=1;
    Btb=1;
    Ctb=1;
    end
endmodule

Burada sadece 3 farklı durum için simülasyon gerçekleştirlmiştir. Dilerseniz siz durum sayısını sekize kadar çıkartabilirsiniz. 

Bu projenin dosyaları ve detaylı anlatımı yakın zamanda yine bu blog içinde paylaşılacaktır.

İyi çalışmalar... Esenlikle kalın...

Hiç yorum yok

Kaydol: Kayıt Yorumları ( Atom )